泛林集团提出 SA CFET 新架构：SRAM 单元面积较 N3 缩小 52.7%

制程越往 1 纳米以下走，传统 GAA 纳米片晶体管就越吃力：漏电、迁移率、寄生电阻、工艺波动这几道坎一个比一个难迈。当地时间 9 月 29 日，全球排名前三的晶圆设备商泛林集团拿出了一种叫自对准互补场效应晶体管（SA CFET）的方案，想把 CMOS 一路做到 10 埃（也就是 1 纳米）及以下。消息时间为 10 月 5 日。

自对准是近年在先进制程里反复出现的关键词。传统光刻受限于波长，图形越做越小，套刻误差就越难控制；而通过设计让结构自己对齐，可以在一定程度上绕开光刻精度的天花板。

方案由三个自对准模块撑起：自对准埋入式电源轨（SA BPR）、自对准触点（SA CT）、自对准硅通孔（SA TSV）。它走非金属栅极切割路线，借助中间介质隔离（MDI）达成功函数分离，并且继续兼容 N3 规范——接触栅极间距 42 纳米、金属间距 21 纳米——把过去对套刻精度苛求很高的环节，改成了自对准，难度随之下降。

泛林集团表示，旗下 Semiverse Solutions 团队用 SEMulator3D 做数字孪生建模，跑通了流程与结构验证。结果指出，这套架构能搭出 6T SRAM 单元，也能做非门、与非门、或非门等逻辑单元；其中 6T SRAM 的位单元面积压到 0.0094 平方微米，比 N3 小 52.7%，比 A7 的 CFET 设计小 19%。完整的三维互连网络同样过了仿真，能应付较复杂的单元内布线；各关键触点层留有至少 10 纳米的套刻窗口，仿真里没有出现开路或短路。

需要强调的是，这些结论全部来自数字孪生建模与设计验证，距离量产还很远。比利时微电子研究中心 7 月给出的制程路线图预测，2038 年有望摸到 0.3 纳米（A3）节点，并把 CFET 垂直堆叠视为突破物理极限、延续摩尔定律的关键路径；其 9 月的 CFET 研究更新又提出，从 A7 逻辑节点起步，行业或转向 CFET 架构，以承载 4.5 轨及以下的标准单元高度；泛林的 SA CFET 正是这条路线上的一次建模探索，能否落地，还得等硬件数据来说话。

文章与图片内容转载网络，如有侵权请联系平台删除